В центре внимания

Imec представил технологию, которая вдвое увеличит плотность размещения транзисторов

Imec представил технологию, которая вдвое увеличит плотность размещения транзисторов

Imec продолжает радовать разработками, открывающими путь к производству полупроводников с нормами менее 5–3 нм. Среди прочих докладов на симпозиуме VLSI Technology 2018 разработчики центра рассказали о найденной серии технологических цепочек, которая позволит выпускать комплиментарные пары полевых транзисторов с использованием технологических норм менее 3 нм (complementary FET, CFET).

Процесс производства CFET по энергоэффективности и производительности транзисторов может в итоге превзойти техпроцесс FinFET применительно к технологическим нормам 3 нм. Более того, техпроцесс CFET открывает возможность уменьшить на 50% размеры как стандартных (цифровых) ячеек, так и ячеек памяти SRAM.

Напомним, что на использовании комплиментарных пар транзисторов базируются классические КМОП (CMOS) техпроцессы производства микросхем.

Это транзисторы с разным типом проводимости (n и p), но идентичные или почти идентичные по параметрам.

Разработчики Imec внесли смелое предложение создавать на кристалле комплиментарные транзисторы не рядом, а друг над другом.

В предложенной Imec цепочке операций по обработке кремниевой пластины полевой транзистор n-типа (nFET) располагается над полевым транзистором p-типа (pFET).

Источник

Читайте также
Поделиться ссылкой ВКонтакте Поделиться ссылкой в Facebook Поделиться ссылкой в Twitter Поделиться новостью в ЖЖ Поделиться ссылкой в Моем Мире Поделиться ссылкой в Одноклассниках

30.06.2018 1:35 | Светлана Любкина

Поиск:

Поиск по сайту
Экономические новости
Супер Идея ВКонтакте
Супер Идея в Facebook
Супер Идея в Твиттере
Супер Идея в Google+
Все права защищены © 2012-2020 Супер Идея
| XML | RSS
Любое копирование материалов с сайта sup-idea.com без указания обратной активной гиперссылки на источник запрещено.